Lap perc 1 Modul 2. ESD

[MENUJU AKHIR]

DAFTAR ISI

1. Jurnal

2. Hardware

3. Rangkaian Simulasi

4. Video Praktikum

5. Analisa

6. Link Download

 

1. Jurnal [Kembali] 

 

 

2. Hardware [Kembali]

 

3. Rangkaian Simulasi [Kembali]

 

       Pertama output dikondisikan berada pada logika 0 semua, atau direset ke 0. Saat diberikan clock satu kali, output di flip flop U1:A berlogika 1 dan Q not berlogika 0. 1 ke 0 tidak dibutuhkan oleh flip flop U1:B. Karena flip flop U1:B bersifat aktif high. Sehingga output U1:B, U2:A, dan U2:B tetap berlogika 0. 

       Jika diberi Clock kedua, maka output flip flop U1:A nya menjadi 0 dan Q not nya menjadi 1. Dari 0 ke 1, dibutuhkan oleh flip flop U1:B. Maka output U1:B berlogika 1 dan Q notnya berlogika 0. Karena Jk nya berlogika 1 atau bersifat toogle. Dari 1 ke 0, tidak dibutuhkan oleh flip flop U2:A. Sehingga output U2:A dan U2:B tetap 0.

4. Video Praktikum [Kembali]

5. Analisa [Kembali]

     1.  Apa yang akan terjadi apabila keluaran Q dari percobaan 1 deganti dengan Q* (Q komplemen) ?

Jawab :

Ketika keluaran dari Q diganti dengan Q* (Q komplemen) hasilnya akan berbeda. Karena Q* (Q komplemen) merupakan kebalikan kondisi logika dari Q. Saat output yang dihasilkan pada Q memiliki kondisi logika “1” atau LED menyala, maka saat output dipindahkan ke Q* (Q komplemen) nilai kondisi logika tadi berubah menjadi “0” yang menyebabkan LED mati. Pengaruh pergantian keluaran ke Q* (Q komplemen), menyebabkan bentuk gelombang pulsa yang dihasilkan berupa kebalikan kondisi logika dari Q disetiap LED. Contoh : H₀ memiliki urutan logika 001100110011001100. Maka saat output diganti ke Q* (Q klomplemen), hasilnya menjadi 1100110011001100

6. Link Download[Kembali]

• HTML (download)
• Video Praktikum (download)
• File Simulasi (download)
   

  

[MENUJU AWAL]